Envision Employment Solutions تبحث حاليًا عن مهندس أول تصميم مادي (Floorplan & PnR) لصالح أحد شركائنا، وهي شركة خدمات واستشارات في مجال تكنولوجيا المعلومات.
عن الدور الوظيفي
التخطيط المالي (Floorplan) الجيد يجعل كل مرحلة تالية أسهل، بينما التخطيط السيئ يلاحق المشروع حتى مرحلة التصنيع النهائي (tapeout). ستتولى مسؤولية جانب التنفيذ في التصميم المادي، بدءًا من التقسيم وتخطيط الطاقة ووصولاً إلى الوضع (placement) وشجرة الساعة (CTS) والتوجيه (routing)، على أحدث العقد التكنولوجية المتاحة.
ما ستفعل في هذا الدور
- تولي مسؤولية التخطيط المالي (floorplanning)، والتقسيم (partitioning)، وتعيين الدبابيس (pin assignment)، وتصميم شبكة الطاقة على مستوى الكتل والشريحة الكاملة
- تشغيل عمليات الوضع (placement)، وشجرة الساعة (CTS)، والتوجيه (routing)، والتحسين لتحقيق أهداف الـ PPA
- قيادة تخطيط وتحليل شجرة الساعة، وإعادة ترتيب المسح (scan reordering)
- إغلاق التحقق المادي: DRC، وLVS، وantenna، وERC
- حل مشكلات EM/IR والمساهمة في تنفيذ استراتيجيات استهلاك الطاقة المنخفضة
- العمل عن كثب مع فرق STA وDFT وRTL حتى مرحلة التوقيع النهائي (signoff)
- إكمال دورات تصميم متعددة بأقل قدر من الإشراف
ما نبحث عنه
- خبرة لا تقل عن 10 سنوات من RTL إلى GDSII على عقد 10 نانومتر أو أقل، مع تصميمات تتراوح من 500 ألف إلى أكثر من مليون وحدة (instances)
- مستخدم خبير لأدوات PnR من Synopsys و/أو Cadence (مثل ICC2 وFusion Compiler وInnovus)
- مهارات ممتازة في التخطيط المالي، وتخطيط الطاقة، وCTS، والوضع، والتوجيه، وإغلاق التوقيت (timing closure)
- قدرة قوية على تحليل وإصلاح مشكلات EM/IR وDRC وLVS وERC
- معرفة جيدة بالتخليق (synthesis) وإدراج مسح DFT
- إتقان لغات Tcl وPerl وPython وMakefile
- خبرة في التصنيع النهائي (Tapeout)؛ وتعتبر الخبرة في التخطيط المالي على أعلى مستوى (top level floorplanning) ميزة إضافية
ستزدهر معنا إذا كنت:
- تستطيع النظر إلى التخطيط المالي ورؤية الازدحام قبل أن تكتشفه الأداة
- تستمتع بتحدي الموازنة بين الطاقة والأداء والمساحة
- تعمل بشكل جيد بمفردك مع إبقاء الفريق الأوسع على اطلاع دائم
- تفخر بتحقيق نتائج خالية من الأخطاء في تشغيل DRC وLVS
- ترغب في العمل في أحدث تقنيات التصنيع والمعالجة
Envision Employment Solutions is currently looking for a Senior Physical Design Engineer (Floorplan & PnR) for one of our partners, an IT Services and IT Consulting company.
THE ROLE
A good floorplan makes every stage that follows easier, and a bad one haunts the project to tapeout. You'll own the implementation side of physical design, from partitioning and power planning through placement, CTS and routing, on some of the most advanced technology nodes out there.
WHAT YOU'LL DO
- Own floorplanning, partitioning, pin assignment and power mesh design at block and full chip level
- Run placement, CTS, routing and optimisation to close PPA targets
- Drive clock tree planning and analysis, and scan reordering
- Close physical verification: DRC, LVS, antenna, ERC
- Resolve EM/IR issues and contribute to low power implementation
- Work closely with STA, DFT and RTL teams through to signoff
- Complete multiple design cycles with little supervision
WHAT WE'RE LOOKING FOR
- 10+ years of RTL to GDSII experience on 10nm or below nodes, with designs of 500k to 1M+ instances
- Power user of PnR tools from Synopsys and/or Cadence (ICC2, Fusion Compiler, Innovus)
- Excellent floorplan, power plan, CTS, place, route and timing closure skills
- Strong EM/IR, DRC, LVS and ERC analysis and fixing
- Good knowledge of synthesis and DFT scan insertion
- Proficiency in Tcl, Perl, Python and Makefile
- Tapeout experience; top level floorplanning is a plus
YOU'LL THRIVE HERE IF YOU
- You can look at a floorplan and see the congestion before the tool does
- You enjoy the puzzle of balancing power, performance and area
- You work well on your own and still keep the wider team in the loop
- You take pride in a clean DRC and LVS run
- You want to work at the leading edge of process technology